谈到半导体技术的发展，总是规避没法“摩尔定律”这四个字——当价格恒定时，集成电路上可容纳的元器件的数目，大约间隔18~24个月之后不会增加一倍，性能也将提高一倍。芯片的生产工艺经常用XXnm来回应，比如Intel近期的六代酷睿系列CPU就使用Intel自家的14nm++生产工艺。所谓的XXnm所指的是集成电路的MOSFET晶体管栅极的宽度，也被称作栅长。栅长越高，则可以在完全相同尺寸的硅片上构建更好的晶体管。

目前，业内最重要的代工企业台积电、三星和GF（格罗方德），在半导体工艺的发展上更加快速增长，10nm制程才刚应用于一年半，7nm制程之后早已好像近在眼前，上个月刚还报导过下一代iPhone A12处理器将用于台积电7nm制程生产的消息。在业界流行的摩尔定律将杀的论调下，如此激烈的突击7nm制程必须解决怎样的艰难？几方大佬又是如何布局这一关键节点？将在本文为您理解。半导体工艺的Tick-TockTick-Tock，是Intel的芯片技术发展的战略模式，在半导体工艺和核心架构这两条道路上交错提高。

半导体工艺领域也有类似于的形式不存在，在14nm/16nm节点之前，半导体工艺在非常宽的历史时期里具有“整代”和“半代”的差异。在戈登·摩尔明确提出知名的摩尔定律后，半导体产业仍然坚决以18个月为周期升级半导体工艺。

直观结果是，制程演变仍然在以约0.7的倍数逐层削减，如1000nm-700nm-500nm-350nm-250nm等。而在制程迈过180nm节点后，台积电等代工厂明确提出了一种比起Intel的制程削减0.9倍的工艺。这种工艺可以在不对产线展开大改为的同时，获取1.24倍电路密度的芯片。

Intel回应等技术十分不发烧，还为其挂上了半代工艺的名号。自此，Intel和IBM生产技术联盟（还包括三星和GF等）仍然严苛按着180nm-130nm-90nm-65nm-45nm-32nm-22nm的步调前进（三星和GF在32nm后改向28nm），而台积电等半导体晶圆代工厂则踏上了150nm-110nm-80nm-55nm-40nm-28nm-20nm的路线。制程演变不过当半导体工艺之后向前演变时，由于随着晶体管尺寸渐渐增大至相似物理无限大，在各种物理定律的束缚下，半导体工厂如同戴着镣铐唱歌，因此在几家厂商争相经常出现“出现异常状况”：本不应归属于整代工艺的16nm制程被台积电所用，Intel的14nm制程字面上却应当归属于半代工艺的范畴。

再行接下来，几家则不约而同的自由选择了10nm-7nm-5nm的路线，整代和半代的区别自此沦为历史。也正是因为这个原因，半导体厂商们进占7nm制程的道路并不成功，还必须冲入“光刻”、“晶体管架构”和“闸极材料”三座大山。工欲善其事，先搞光刻机作为半导体工艺中最不具代表性的，光刻技术可称作现代集成电路上仅次于的难题，没之一。

所谓光刻只不过很好解读，就是让光通过掩膜感应到涂抹了光刻胶的硅片上，将电路结构印在上面，类似于“投影描图”，只是描图的不是人手，而是机器，太阳光图样的也仍然是红外线，而是紫外线。光刻车间目前半导体生产中用于的是波长193nm的浅紫外（DUV）光刻。实质上，在制程发展到130nm之前，人们就曾认为193nm深紫外光不会再次发生相当严重的散射现象而无法之后用于，必须换用波长为13.5nm的极紫外（EUV）光刻才能之后增大半导体工艺。

EUV的研发始自20世纪90年代，最先期望在90nm制程节点投放应用于，然而EUV光刻机仍然约将近月生产的拒绝。不得已之下，人们不能通过沉浸式光刻、多重曝光等手段，将DUV一路前进到了10nm阶段。目前ASML的EUV光刻机用于40对蔡司镜面包含光路，每个镜面的镜片率为70%。

这也就是说，EUV光束通过该系统中的每一对镜面时都会减为，在经过40对镜面反射后，只有将近2%的光线能感应到晶元上。ASML光刻机光路转身抵达晶圆的光线就越较少，光刻所需的曝光时间就就越宽，适当的生产成本也就越高。

为了抵销镜面反射过程中的光能损耗，EUV光源收到的光束必需充足强劲，这样才能与现在十分成熟期的DUV光刻技术较量时间成本。但是多年以来，光照亮度的提高一直没能超过人们的预期，ASML的EUV产品市场负责人Hans Meiling曾回应，人们相当严重高估了EUV的可玩性。正在实验中的EUV光源焦点功率刚超过250瓦，可以承托机器每小时处置125个晶片，效率仅有现今DUV的一半。如果再行再加价格和能耗，EUV代替DUV还不会更为艰苦。

近期的EUV光刻机价格多达1亿欧元，是DUV光刻机价格的二倍有余，且用于EUV光刻机展开批量生产时会消耗1.5兆瓦的电力，近超强现有的DUV光刻机。ASML方面回应，EUV光刻设备仍未完全打算已完成，最慢也要到2019年才能应用于月生产，因此几大半导体代工厂皆在DUV+多重曝光技术上之后深挖，借此决胜负EUV光刻机的真空期。

全新晶体管架构和闸极材料通过DUV+多重曝光或EUV光刻增大栅极宽度，进而刻画出更加小的晶体管，只是构建7nm的关键要素之一。随着半导体工艺的发展，半导体闸极上的“门”不会在尺寸转入亚原子级后显得近于不平稳，这必须换用全新晶体管架构和闸极材料来解决问题。根据三星在CSTIC大会的报告，GAAFET（Gate All Around）是7nm制程节点上最差的自由选择。

GAAFET是一个周边环绕着gate的FinFET，和目前横向用于fin的FinFET有所不同，GAAFET的fin设计在旁边，需要获取比普通FinFET更佳的电路特性。此外在转入7nm工艺时，半导体中相连PN拢的闸极材料也必需要作转变。

由于硅的电子迁移率为1500c㎡/Vs，而锗平均3900c㎡/Vs，同时硅器件的运营电压是0.75~0.8V，而锗器件仅有为0.5V，因而锗在某世纪末曾被指出是MOSFET晶体管的选用材料，IBM实验室的第一块7nm芯片用于的就是Ge-Si材料。IMEC（微电子研究中心）对新的掺入锗材料展开了研究，检验出有两种可用作7nm的闸极材料：一种是由80%锗构成的PFET，另一种是25%到50%混合锗的FET或0到25%混合锗的NFET。

但是近来，III-V族材料开始受到厂商的更好注目。III-V族化合物半导体享有更大的能隙和更高的电子迁移率，可以让芯片忍受更高的温度并运营在更高的频率上。

且现有硅半导体工艺中的很多技术都可以应用于到III-V族材料半导体上，因此III-V族材料也被视作代替硅的理想材料。7nm群英会理解了3大技术难题后，我们来想到几大半导体代工厂分别如何部署7nm制程节点。三星作为芯片代工行业的后来者，三星是“全球IBM生产技术联盟”中激进派的代表，早早就宣告了7nm时代将使用EUV。

今年4月，三星刚宣告早已已完成了7nm新工艺的研发，并顺利试产了7nm EUV晶元，比原工程进度提前了半年。据日本PC WATCH网站上後藤弘茂的分析，三星7nm EUV的特征尺寸为44nm*36nm（Gate Pitch*Metal Pitch），仅有为10nm DUV工艺的一半左右。除了一步到位的7nm EUV外，三星还规划了一种8nm制程。

这个制程实质上是用于DUV光刻+多重曝光生产的7nm制程，承继所有10nm工艺上的技术和特性。由于DUV光刻的分辨率较好，因而芯片的电气性能不如用于7nm EUV，所以三星为其商业命名为8nm。从这一点来看，8nm比起现有的10nm，很有可能在晶体管密度、性能、功耗等方面作出了终极的优化，基本上可看作浅紫外光刻着的技术无限大了。

DUV和EUV光刻分辨率对比此外，三星在7nm EUV之后，还规划了用于第二代EUV光刻技术的6nm制程，它和8nm某种程度是商业命名，归属于7nm EUV制程的加强版，电气性能不会更佳。根据三星的路线，三星将于今年下半年试产7nm EUV晶元，大规模投产时间为2019年秋季。8nm制程约在2019年第一季度登场，而6nm制程应当不会在2020年后经常出现。

台积电比起三星必要引进EUV光刻的保守，台积电在7nm上自由选择了求稳路线，并没意图转入极紫外光刻时代。台积电回应将之后用于DUV光刻，利用沉浸式光刻和多重曝光等技术光滑转入7nm时代，然后再行切换到EUV光刻。台积电用于DUV光刻的第一代7nm FinFET早已在2017年第二季度转入试产阶段。与目前的10nm FinFET制程比起，7nm FinFET将可在晶体管数量的情况下使芯片尺寸37％，或在电路复杂度完全相同的情况下减少40％的功耗。

在接下来的第二代7nm FinFET+制程上，台积电将开始用于EUV光刻。针对EUV优化的布线密度可带给大约10~20％的面积增加，或在电路复杂度完全相同的情况下，比起7nm FinFET再行减少10％的功耗。

而根据後藤弘茂的分析，台积电7nm DUV的特征尺寸介于台积电10nm FinFET和三星7nm EUV之间，Metal Pitch特征尺寸40nm，Gate Pitch特征尺寸尚能不具体，但必然大于10nm时的66nm。此外，与几乎用于DUV工具生产的芯片比起，用于EUV光刻生产芯片的周期也将延长，台积电计划在2018年第二季度开始试产7nm FinFET+晶元。GFGF此前曾是AMD自家的半导体工厂，后由于AMD资金问题而合并独立国家。GF某种程度归属于IBM“全球IBM生产技术联盟”的一员，其半导体工艺和三星同宗同源。

然而GF在28nm、14nm两个节点上都遇上了根本性技术难题，被迫向“后来者”三星出售生产技术。介于此，GF在14nm之后要求退出10nm节点，必要向7nm制程进占。虽然这个决策略为贞保守，但GF也明白步子大了更容易甩到啥的道理，要求在光刻技术上稳中求进，用于现有的DUV光刻技术构建第一代7nm工艺的生产，随后再行用于EUV光刻展开两次升级递归。(公众号：)在去年7月曾报导过GF取名为7LP的7nm DUV制程细节，据其在阿尔伯尼纽约州而立大学理工学院负责管理评估多重光刻技术的George Gomba以及其他IBM的同事透漏，GF将在第一代7nm DUV产品上，用于四重光刻法。

比起之前的14nm LPP制程，7LP制程在功率和晶体管数量完全相同的前提下，可以带给40%的效率提高，或者在频率和复杂性完全相同的情况下，将功耗减少60%。但受限于四重光刻这一简单流程，GF回应根据有所不同应用于场景，7LP不能将芯片功耗减少30~45%。从後藤弘茂分析中可以看见，GF的7nm DUV特征尺寸为56nm*40nm（Gate Pitch*Metal Pitch），应该与台积电7nm DUV的基本非常。而7nm EUV的特征尺寸为44nm*36nm，与三星7nm EUV完全一致（却是同源）。

不过在EUV的部署上，GF仅存在一些妨碍。据理解，目前ASML获取的保护膜仅有限于于每小时85个晶片的生产率（WpH），而GF今年的计划是超过125WpH，这意味著现有的保护膜无法应付量产所需的强劲光源。目前，GF仍未透漏将于何时开始用于EUV光刻，只说道要等到“准备就绪”以后，不过看上去无法在2018年以前准备就绪。

因此业界广泛猜测GF最先也要到2019年才能用于EUV光刻生产芯片。Intel：我不是针对谁……Intel作为全球仅次于的半导体企业，在半导体工艺方面仍然维持着领先地位，并且引导了大量全新技术的发展。不过近几年，Intel半导体工艺的发展速度或许渐渐快了下来，比如14nm工艺居然用了三代，10nm工艺也被竞争对手先行。

实质上，三星和台积电在转入16/14nm节点后，在制程上常用于一些商业命名，比如上面提及的三星7nm制程，优化一下就变为了6nm。而Intel的14nm制程虽然几经两次优化，却只是以14nm、14nm+和14nm++来命名，二者早已不不存在必要的可比性。由于晶体管生产的复杂性，每代晶体管工艺中有面向有所不同用途的生产技术版本，有所不同厂商的代次之间统计算法也几乎有所不同，全然用代次来对比是不精确的。

目前业内常用晶体管密度来取决于制程水平，实质上，Intel近期10nm制程的晶体管密度甚至反而要比三星、台积电的7nm制程更高。根据Intel发布的晶体管密度表格，其45nm制程的晶体管密度大约为3.3MTr/mm²（百万晶体管每平方毫米），32nm为7.5MTr/mm²，22nm为15.3MTr/mm²，下降倍数约为2.1倍。但是14nm时晶体管密度大幅度提高了2.5倍，为37.5MTr/mm²，10nm堪称比14nm提高了2.7倍之多，超过100.8MTr/mm²。

而根据後藤弘茂的分析，如果将Intel、台积电、三星和GF近些年制程的特征尺寸放到一起对比，也可以显现出Intel的14nm制程显然要高于三星和GF的14nm LPP以及台积电的16nm FinFET，仅有额输于三星早期的10nm制程。Intel的10nm制程则堪称全面比不上台积电和三星的10nm制程，甚至比台积电和GF的第一批7nm DUV都要更佳。虽然不如三星和GF的第二批7nm EUV制程，但Intel认同也不会深挖10nm制程，第二代10nm领先于三星和GF的7nm EUV也不是不有可能。国外网站Semiwiki日前也辩论到了三星的10nm、8nm以及7nm制程的情况，其中10nm制程的晶体管密度是55.5MTr/mm²，8mm是64.4MTr/mm²，7nm也不过101.23MTr/mm²，堪堪多达Intel 10nm制程一点点。

下一站，5nm从眼下7nm制程的种种艰难可以显现出，在5nm及以后的节点上，晶体管的结构很有可能依然必须展开改良，目前较为不受注目的是一种类似于罗汉塔式的Nanosheet晶体管。Nanosheet是“IBM联盟”在2017年6月的Symposia on VLSI Technology and Circuits半导体会议上明确提出的，其晶体管为“将FinFET 90度击打”的扁平堆栈化结构。在查阅了後藤弘茂的分析后粗略获知，IBM联盟展出了沿着从源级（source）到漏级（drain）方向90度缝合的晶体管横截面，可以看见FinFET工艺上Channel是粗壮的，就如同鳍片的造型，将这些鳍片90度放在后，就变为了Nanowire的形状。有意思的是，本来FinFET就是将原本的Planer型晶体管90度“敲推倒”而出。

Planer型晶体管是在平面内分解，在其上面紧接着分解栅极（gate）。而FinFET将平面的Channel给90度立了一起，这样变为三个方向都有栅极的三重门（Tri-gate）电路。

Channel基本上瓦解了硅基板，不仅诱导了电子迁入，而且减少了栅极的长度。而与FinFET的三面栅极有所不同，Nanosheet是4面360度全包，可以更进一步诱导电子迁入，提升栅极长度，强化电子驱动能力。

如果都是三鳍片结构，Nanosheet栅极长度是FinFET的1.3倍。Nanosheet在良品率方面也比FinFET更加有优势。

横向Channel的FinFET更加依赖曝光技术，而水平Channel的Nanosheet更加依赖薄膜分解技术。根据实验室的众说纷纭，横向加工比水平加工在半导体制程上更为艰难。

但是正如7nm有三座大山一样，5nm制程要解决问题的也不只有晶体管架构，还有全新布线层材料等难题的不存在。根据几家半导体厂商的roadmap，5nm制程被暂定为在2020年上马，最少Nanosheet是以此为目标的。硅半导体的夕阳红如同过去一样，摩尔定律的命运不仅各不相同芯片工艺的尺寸，也各不相同物理学家和工程师，对生产出有的晶体管和电路可以提高到何种程度。

三星、台积电和GF的技术变革，让我们看见了7nm制程时代的发展方向。即便必须解决大量物理与工程难题，集成电路产业也在一步一步向前走。不过当未来半导体工艺更进一步发展到5nm甚至3nm后，电路中最窄的地方甚至只有十几个原子的厚度，预计硅半导体工艺有可能知道要面对无限大，如今几方竞相竞逐7nm制程的情景几乎可以说道是硅半导体的夕阳红。在这样的情况下，我们期望这些半导体企业携起手来，在未来的半导体产业上之后希望，之后遵循着摩尔定律的脚步，将人类的计算能力和生产能力推上一个全新的高峰。

涉及文章：深度 | 半导体巨头押注的 EUV 光刻，真为能解救摩尔定律吗？（上）深度 | 半导体巨头押注的 EUV 光刻，真为能解救摩尔定律吗？（下）原创文章，予以许可禁令刊登。下文闻刊登须知。

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